Implementaciones VLSI de cifradores de flujo Trivium de bajo consumo

En toda comunicación de datos se hace necesario proteger y garantizar de una manera adecuada la información enviada a través de cualquier tipo de red para evitar que un observador no autorizado pueda acceder o cambiar la información o suplantar identidades. Estas comunicaciones, cada vez más, se realizan entre dispositivos portables, cuyo funcionamiento con baterías y con limitados recursos de computación imponen importantes condicionantes a los mecanismos de cifrado y autenticación. La necesidad cada vez mayor de hacer segura y privada esta información transmitida entre dispositivos electrónicos portables e inalámbricos está haciendo que el uso de algoritmos criptográficos de bajo consumo de potencia y de recursos (lightweight cryptography) sea muy común hoy en día, y con un futuro muy prometedor sobre todo en el escenario de Internet de las Cosas (IoT: Internet of Things). En esta Tesis se presenta el diseño, implementación y caracterización de cifradores de flujo de bajo consumo de potencia. Para la selección de estos cifradores, nos hemos centrado en las propuestas de cifradores de flujo (stream ciphers) que el Proyecto eSTREAM de la Red Europea de Excelencia en Criptología, ECRYPT (European Network of Excellence in Cryptology) seleccionó como las que presentaban mejores prestaciones en sus implementaciones hardware. Entre ellos se eligió al cifrador Trivium para proponer arquitecturas eficientes en términos de consumo de potencia aplicando la técnica de paralelización en diferentes diseños a nivel lógico. La aplicación de esta técnica y la elección del cifrador Trivium han sido tomadas tras una revisión del estado del arte sobre las implementaciones hardware dentro de los algoritmos criptográficos con bajo consumo de recursos y del consumo de potencia. Se han realizado dos propuestas de cifradores de flujo Trivium con arquitecturas eficientes para bajo consumo denominadas MPLP (Mixed Parallel Low Power) y FPLP (Full Parallel Low Power). Estas propuestas han sido diseñadas y simuladas con uno, dos, ocho y dieciséis bits a la salida para obtener resultados de recursos, área y consumo de potencia. Estos resultados se han comparado con los obtenidos para la versión estándar con los mismos bits de salida. Se han utilizado para estos diseños distintas librerías de celdas estándar de diferentes tecnologías de fabricación de circuitos integrados y de dispositivos programables, FPGA. Como tecnologías ASIC se han usado tecnologías submicrónicas y nanométricas, en concreto, 350 nm, 180 nm, 130 nm, y 90 nm. En FPGAs se han utilizado las familias de dispositivos de Xilinx Spartan-3E y Virtex-5. Finalmente, para la verificación experimental, se ha implementado, mandado a fabricar y testado un circuito integrado (ASIC) en una tecnología de 90 nm, que contiene las propuestas de los cifradores Trivium con y sin técnicas de bajo consumo. Estas propuestas incluyen cifradores con salidas de uno, dos, ocho y dieciséis bits, y se han obtenido resultados experimentales de consumo de potencia y otras medidas con el equipo de test de señal mixta Agilent 93000. Como resultado del trabajo realizado se puede sintetizar y destacar como conclusión final que las propuestas de diseño Trivium presentadas mejoran el consumo de potencia de la versión estándar en los casos de uno, dos y ocho bits a la salida. No es así en el caso de dieciséis bits. Con respecto a los recursos empleados, estos crecen significativamente con el aumento del número de bits de salida, aunque las versiones de bajo consumo MPLP y FPLP mantienen una buena relación en los recursos empleados y en el área en las propuestas de un bit y dos bits. Todas las medidas realizadas, tanto por simulación como experimentalmente, avalan los datos de mejora en el consumo, siendo los casos de uno y dos bits de los cifradores Trivium FPLP y MPLP los que mejores resultados ofrecen en su conjunto, mejora que es extraordinariamente importante en el caso de un bit donde se alcanza el 50% manteniendo prácticamente los mismos costes en recursos y prestaciones en velocidad de operación

Low Power Implementation of Trivium Stream Cipher

This paper describes a low power hardware implementation of the Trivium stream cipher based on shift register parallelization techniques. The de-sign was simulated with Modelsim, and synthesized with Synopsys in three CMOS technologies with different gate lengths: 180nm, 130nm and 90 nm. The aim of this paper is to evaluate the suitability of this technique and compare the power consumption and the core area of the low power and standard implemen-tations. The results show that the application of the technique reduces power consumption by more than 20% with only a slight penalty in area and operating frequency.Junta de Andalucía P08-TIC-03674info:eu-repo/grantAgreement/EC/FP5/01867Ministerio de Ciencia e Innovación TEC2010-16870/MI

Effects of buffer insertion on the average/peak power ratio in CMOS VLSI digital circuits

The buffer insertion has been a mechanism widely used to increase the performances of advanced VLSI digital circuits and systems. The driver or repeater used to this purpose has effect on the timing characteristics on the signal on the wire, as propagation delay, signal integrity, transition time, among others. The power concerns related to buffering have also received much attention, because of the low power requirements of modern integrated systems. In the same way, the buffer insertion has strong impact on the reliability of synchronous systems, since the suited distribution of clock requires reduced or controlled clock-skew, being the buffer and wire sizing, a crucial aspect. In a different way, buffer insertion has been also used to reduce noise generation, especially in heavily loaded nets, since the inclusion of buffers help to desynchronize signal transitions. However, the inclusion of buffers of inverters to improve one or more of these characteristics have often negative effect on another parameters, as it happens in the average and peak of supply current. Mainly, the inclusion of a buffer to reduce noise (peak power), via desynchronizing transitions, could introduce more dynamic consumption, but reducing the short-circuit current because of the increment of signal slope. Thus, the average/peak current optimization can be considered a design trade-off. In this paper, the mechanism to obtain an average/peak power optimization procedure are presented. Selected examples show the feasibility of minimizing switching noise with negligible impact on average power consumption.MEC TEC2004-01509 DOCJunta de Andalucía TIC2006-635 Project

Metodologia orientada a la elección de FPGAs con prioridad en el consumo de potencia

En este trabajo se presenta una metodología de diseño orientada a explorar el cada vez más amplio conjunto de FPGAs con el fin de seleccionar la mejor opción. Los parámetros que se utilizan para realizar la exploración son los recursos consumidos, la frecuencia de operación y el consumo de potencia. Sobre este último parámetro, el más difícil de medir, se hace un especial énfasis. Se exploran dos fabricantes (Altera y Xilinx), dos familias diferentes de cada fabricante y dos subfamilias dentro de cada familia, una de la gama alta y otra de la gama baja. Esta exploración se ha realizado implementando dos circuitos que realizan la operación división de números de 64 bits usando dos algoritmos con plena vigencia.España, Ministerio de Educación y Ciencia TEC2007-65105/MICEspaña, Junta de Andalucía TIC-360

Sensor de humedad del suelo de bajo coste para control de regadíos

This paper presents a low-cost system to measure soil humidity for application in irrigation control. It is based in the simultaneous measurement of the real and imaginary parts of the impedance of a volume of soil comprised between two conducting electrodes. The separation of real and imaginary parts allows for an accurate measurement of water contents even in soils with high salinity. An ASIC is being developed which acts as interface between a capacitive probe and a microcontroller. Satisfactory laboratory tests have been completed on a first prototype. The system will be used to reduce the water consumption in agriculture by determining the optimum volume of water to use.Se presenta un sistema de medida de humedad del suelo para aplicaciones en el control de riegos. Basado en la medida de las componentes real e imaginaria de la impedancia presentada por el volumen de suelo comprendido entre dos electrodos, permite determinar de forma fiable el contenido de humedad incluso en suelos salinos. Se está desarrollando un ASIC que actúa como interfase entre una sonda capacitiva y un microcontrolador y se han completado las pruebas de laboratorio sobre un primer prototipo. El sistema será empleado como medidor de humedad de suelo para regadíos, al objeto de decidir el momento y volumen de agua óptimo a emplear en cada turno de riego, minimizando así el consumo de agua.Fondo Europeo para el Desarrollo Regional (FEDER)Programa Nacional de Tecnologías de Información y las Comunicaciones I+

Chronic bovine besnoitiosis: histopathological findings and parasite distribution and load in subclinical cases [abstract]

PublishedPoster 50, Apicowplexa 201

Besnoitiosis bovina: Estudio de los factores de riesgo asociados a la infección en una explotación del Pirineo aragonés (abstract)

La Besnoitiosis bovina es una enfermedad parasitaria de carácter reemergente causada por el protozoo Besnoitia besnoiti que en los últimos años ha experimentado un aumento en su prevalencia y una expansión geográfica en Europa (EFSA, 2010).Publishe

Four-channel self-compensating single-slope ADC for space environments

A multichannel high-resolution single-slope analogue-to-digital converter (SS ADC) is presented that automatically compensates for process, voltage and temperature variations, as well as for radiation effects, in order to be used in extreme environmental conditions. The design combines an efficient implementation by using a feedback loop that ensures an inherently monotonic and very accurate ramp generation, with high levels of configurability in terms of resolution and conversion rate, as well as input voltage range. The SS ADC was designed in a standard 0.35 μm CMOS technology. Experimental measurements of the performance and stability against radiation and temperature are presented to verify the proposed approach

A Front-End ASIC for a 3-D Magnetometer for Space Applications by Using Anisotropic Magnetoresistors

This paper presents an application-specific integrated circuit (ASIC) aimed for an alternative design of a digital 3-D magnetometer for space applications, with a significant reduction in mass and volume while maintaining a high sensitivity. The proposed system uses magnetic field sensors based on anisotropic magnetoresistances and a rad-hard mixed-signal ASIC designed in a standard 0.35 μm CMOS technology. The ASIC performs sensor-signal conditioning and analogue-to-digital conversion, and handles calibration tasks, system configuration, and communication with the outside. The proposed system provides high sensitivity to low magnetic fields, down to 3 nT, while offering a small and reliable solution under extreme environmental conditions in terms of radiation and temperature.Ministerio de Ciencia e Innovación AYA2011-29967-C05-05, AYA2009-14212-C05-04, AYA2008-06420-C04-0

OWLs: A mixed-signal ASIC for optical wire-less links in space instruments

This paper describes the design of a mixed-signal ASIC for space application and the techniques employed for radiation hardening and temperature effects compensation. The work is part of a planned long-term effort and collaboration between "Instituto de Microelectrónica de Sevilla (IMSE)", "Universidad de Sevilla (US)", and "Instituto Nacional de Técnica Aeroespacial (INTA)" aimed to consolidate a group of experienced mixed-signal space-ASIC designers. The initiative is partially funded by the Spanish National Research Program. The ASIC performs the function of an optical digital transceiver for diffuse-light intra-satellite optical communications. It has been designed in a 0.35μm CMOS technology from austriamicrosystems (ams). The chip has been manufactured and verified from a functional perspective. Radiation characterization is planned for the third quarter of 2012. Power- and temperature-stress tests, as well as life-tests are also planned for this next quarter, and will be carried out by Alter Technology TÜV Nord S.A.U. Given the previous characterization of the technology [1] and the hardening techniques employed in the design and layout, radiation is not expected to be a problem. The specified environmental limits are a pedestal hard limit of 50KRads with the goal of maximizing TID tolerance, SEU and SET LET-thresholds above 70MeV/(mg/cm2), and latchup free behavior up to the same LET limit. Concerning temperature, the specified operation range is from -90 to +125ºC, while the non-operating temperature range is from -135 to +150ºC.Ministerio de Ciencia e Innovación (MICINN) MEIGA AYA2009-14212-C05-04, AYA2008-06420-C04-0